近年来，氧化物半导体作为下一代存储架构的潜在材料，受到了广泛关注。其核心优势在于能够实现与后端互连工艺（BEOL）兼容的逻辑与存储器件。本文回顾了基于氧化物半导体沟道的 BEOL 存储器件在近期取得的进展与仍待解决的挑战，涵盖类 DRAM 的 1T-1C 单元、无电容增益单元，以及非易失性铁电场效应晶体管（FeFET）。
文中重点强调了氧化物沟道的关键特性，并聚焦材料与器件工艺方面的进步——这些进步能够直接提升存储器的核心指标，包括耐久性、数据保持能力与可扩展性。总体而言，这些研究成果为优化基于氧化物半导体的存储技术、以满足新兴应用需求提供了有价值的参考。
引言
生成式人工智能应用（包括大语言模型，LLMs）的迅猛发展，正在加速计算范式向“以数据为中心”的方向转变。随之而来的是对新型存储技术前所未有的要求：更高容量、更大带宽以及更优能效，以支撑日益复杂的工作负载。
为应对这些挑战，氧化物半导体（OS）沟道材料正成为创新型存储单元设计的重要候选。这类方案旨在与 SRAM、DRAM 等传统存储形成互补，并通过实现 BEOL 兼容的存储架构，推动存储层级结构的重塑。其中一个极具吸引力的特性，是可实现“单元覆盖外设”（Cell-over-Peripheral，COP）设计，这得益于其与先进 CMOS 逻辑的单片集成能力。
在 n 型氧化物半导体方面已取得显著进展，包括 IGZO、InWO、InSnO 和 InO 等材料。由于具备超低漏电特性，并与低于 400 °C 的低热预算工艺兼容，这些材料已成为 BEOL 存储接入晶体管的自然选择。相比之下，寻找性能可与之匹配的 p 型氧化物沟道材料仍然困难得多。
该领域目前仍高度活跃，而若能实现 p 型与 n 型氧化物的有效配对，可能带来超越存储系统本身的更多机会。表 I 总结了当前重点研究的三类 BEOL 兼容、基于氧化物沟道的存储技术：
- 采用超低漏电 n 型氧化物接入晶体管的类 DRAM 1T-1C 存储结构
- 由 n 型与 p 型氧化物晶体管组成的无电容增益单元存储器，例如 2T-0C 或 nT-0C 结构
- 将 n 型氧化物沟道与基于 Hf 的铁电介质结合的铁电场效应晶体管（FeFET）
下文将回顾氧化物半导体存储单元的最新进展，并讨论为达到性能目标必须解决的关键材料与器件挑战。通过同时考察 n 型与 p 型氧化物沟道，我们希望进一步厘清在新兴存储架构中对器件设计、可扩展性与可靠性影响最显著的因素。
用于类 DRAM 1T-1C 的 n 型 OS 晶体管
近期，在先进逻辑平台上展示了一款采用 n 型氧化物半导体晶体管的 1T-1C 存储芯片，显示出制造流程与晶圆厂兼容性方面的高度成熟（图 1a）。在 VDD = 0.75 V 的工作条件下，该芯片实现了 8 ns 的随机周期时间与 128 ms 的保持时间，并在 85 °C 条件下展现出“多年级”的可靠性（图 1b）。
该存储阵列通过 COP 结构单片集成于 CMOS 外围电路之上。由于显著缩短了信号传播距离，这种架构在密度扩展、延迟降低与功耗下降方面带来了实质收益。n 型氧化物半导体技术的成熟度，是实现这一里程碑的关键因素之一。
尽管如此，要满足严苛的性能与可靠性要求，仍需在多个方面持续突破。
首先，在短沟道器件（LG < 30 nm）中，必须通过接触电阻（RC）优化来提升导通电流（ION），以支持更低电压（< 0.75 V）运行并降低功耗。
其次，需要精细调控阈值电压（VT），在抑制漏电的同时保持电路功能的稳健性。
第三，必须强化工艺与钝化控制，以降低 VT 波动并提升长期可靠性。图 2 总结了优化 n 型 OS 晶体管的主要策略。
随着 n 型 OS 器件进一步缩放，降低 RC 对提升 ION 变得愈发关键。图 3a 对比了 RC 优化前后的 ID–VG 特性。相关改进包括：通过接触工艺工程减轻接触刻蚀带来的表面损伤，以及通过接触中间层（IL）优化降低金属/半导体肖特基势垒高度。两者结合后，RC 降至 500 Ω·μm 以下（图 3b）。
与硅基晶体管不同，氧化物晶体管的 VT 调控与波动抑制，需要依赖不同的“调节手段”。这是因为器件性能受氧化物沟道中金属离子浓度、氧空位以及氢含量之间的微妙平衡所主导。图 4 显示，通过精确控制沟道成分可实现宽范围 VT 可调。然而，这类方法往往会引入 VT 与 ION 之间不理想的权衡关系，因此仍需持续的材料与工艺优化。
可靠性方面，尤其是正/负偏压温度不稳定性（PBTI/NBTI），对 OS 晶体管中的氢高度敏感。既有研究表明，氢扩散与缺陷形成会导致 n 型 OS 系统出现复杂的 PBTI/NBTI 行为。为降低影响，可采用表面处理与钝化手段，减少氢含量并阻止其在工艺过程中向沟道扩散，如图 5 的 SIMS 深度剖面所示。
图 6 展示了采用优化工艺流程制备的 1T-1C 存储芯片耐久性结果：在 85 °C 下经过 10¹ 次循环后，误码率（BER）仍低于 1 ppm。图 7 进一步给出了 25 °C 下优化后的 n 型 OS 器件性能，以及 VT 与 ION 的晶圆级累积分布，验证了其良好的稳健性与较小的芯片间差异。
表 II 总结了性能基准结果，并表明在最激进缩放的栅长条件（LG < 30 nm）下，器件在保持正 VT 运行的同时实现了最高 ION。
2T-0C 增益单元中的 p 型 OS 晶体管
无电容 2T-0C 增益单元（GC）由一个写晶体管和一个读晶体管构成，可实现非破坏性读出，是实现高密度片上存储的一条极具吸引力的路径。氧化物半导体增益单元已在 n–n 与 n–p 两种配置中完成验证。
增益单元的工作主要由写/读晶体管之间存储节点（SN）处的电荷决定，并且对写字线（WWL）与 SN 之间的电容耦合尤为敏感。n 型 OS 晶体管的超低漏电特性使其非常适合作为写晶体管，有助于在待机状态保持 SN 电荷。
对于读晶体管而言，p 型沟道往往具备优势，因为更弱的电容耦合效应可以在读出时带来更大的感测窗口。
尽管 n 型 OS 相对成熟，p 型氧化物半导体仍受限且挑战显著。近年来，一氧化锡（SnO）因其较好的热兼容性（最高可达 ~350 °C）、对氢的耐受性以及独特的电子结构，成为研究较多的 p 型氧化物候选材料。在 SnO 中，价带由 O-2p 与 Sn-5s 轨道的重叠形成，从而支持 p 型输运。
要让 SnO 作为增益单元读晶体管真正释放潜力，仍需解决若干关键问题。
需要提升迁移率并降低接触电阻，以提高导通电流。
需要降低迟滞，以实现稳定的阈值电压。
需要实现可调阈值电压并提升 ION/IOFF，以抑制漏电与潜通路电流——这对于扩展阵列规模、在每条位线上集成更多单元至关重要。
早期概念验证工作采用物理气相沉积（PVD）制备背栅 SnO 晶体管，并基于实验室尺度流程实现。典型 SnO 器件的 ID–VG 曲线、GI-XRD 与 TEM 结果（图 8a–d）表明薄膜结晶质量良好，提取迁移率约为 2 cm²/V·s。
在此基础上，本文进一步报告了使用晶圆厂兼容的 300 mm 工艺制备 SnO 器件的最新进展。图 9a 给出了长沟道（LG = 1 μm）SnO 器件的 ID–VG 曲线，ION/IOFF 约为 10，迁移率约为 1 cm²/V·s，迟滞低于 500 mV。
这些背栅器件的制造流程包括：沉积金属背栅、通过 ALD 形成高介电常数介质、再以 PVD 沉积 SnO；完成有源刻蚀与沟道隔离后，沉积 SiO 层间介质（ILD）。随后在 ILD 中进行接触刻蚀、金属填充与化学机械抛光（CMP），形成源/漏接触。值得注意的是，这些器件在 300 mm 晶圆上也表现出良好的均匀性（图 9b）。
即便取得上述进展，仍需要进一步的材料与工艺优化，才能充分释放 SnO 器件性能。
在 PVD 制备 SnO 时，氧分压（Opp%）与总压强等参数对抑制不希望出现的锡氧化态（如 Sn 或 SnO₂）至关重要，因为这些相可能引入金属性或不期望的 n 型输运。图 10 展示了不同 Opp% 与总压强条件下的 VT–ION 关系，表明薄膜质量与器件行为对沉积参数高度敏感。
结果还提示 SnO 中可能存在渗流输运现象，这在 n 型氧化物中也较为常见，但仍需进一步研究以明确该材料体系的主导输运机制。
针对 p 型 OS 晶体管，源/漏接触优化主要遵循两条路径。
其一是降低接触/SnO 界面的陷阱态密度，从而降低肖特基势垒高度。
其二是提高源/漏区域的局部载流子浓度，以改善能带弯曲并缩小隧穿宽度。
图 11 显示接触电阻会随栅压显著调制，符合肖特基接触特性。通过接触优化，RC 约降低了 5 倍。
高耐久性的 1T OS-FeFET
采用 HfZrO（HZO）作为铁电层的铁电场效应晶体管（FeFET），由于写入机制由电场驱动，被广泛认为是实现高速、低功耗存储的有前景方案。由于氧化物半导体沟道与铁电介质均可通过 ALD 沉积，OS-FeFET 提供了一条实现高密度、成本可扩展的三维存储集成路径。
然而，将铁电材料与氧化物半导体沟道集成会引入若干独特挑战。
其中之一是擦除能力偏弱，原因在于 n 型 OS 沟道中空穴载流子不足。
另一个是耐久性退化，这与氧化物沟道中氧空位的生成及其向铁电层扩散有关。
近期的重要突破来自一种高度缩放的 OS-FeFET 存储器件，其单元面积仅 0.009 μm²。该器件采用 n 型 OS 沟道，并在 300 mm 晶圆上制备，实现了 40 μA/μm 的导通电流、30 ns 的高速操作、在 85 °C 下超过 1000 s 的数据保持能力，以及高达 10¹² 次循环的耐久性（图 12）。
这一成果得益于多项协同工程策略的共同作用。
通过调节 Zr 含量实现 HZO 相结构优化（图 13）
通过协同优化铁电层与 OS 的厚度/成分实现 VT 调控（图 14）
通过 OS/铁电界面工程抑制氧空位产生，并通过厚度优化降低硬击穿风险（图 15）
在 HZO 中引入掺杂以限制氧空位扩散（图 16）
由于 OS-FeFET 具备非易失性且写入由电场驱动，未来还可通过每比特多电平操作进一步提升存储密度。但要在大规模阵列中实现这一点，必须显著改善器件离散性与均匀性，以确保一致、可靠的性能表现。
结论
基于氧化物半导体的存储技术为重塑存储层级结构提供了极具吸引力的机会，并有望实现高密度、高能效系统，以支撑数据中心级工作负载的持续增长需求。基于 n 型氧化物半导体的新型架构已经取得了显著进展。
要全面释放氧化物技术的更大潜力，仍亟需在 p 型氧化物半导体材料与器件方面实现关键突破。一旦成功，不仅将显著增强下一代存储方案，也将扩展未来 BEOL 集成逻辑与异构计算架构的设计空间。
