近日，日本大日本印刷株式会社（Dai Nippon Printing，简称 DNP）宣布，已成功开发出一种电路线宽细至 10nm 的纳米压印光刻（NIL）模板。该公司表示，该模板可用于实现相当于 1.4nm 制程节点水平的逻辑半导体电路图形化，支持智能手机、数据中心以及 NAND 闪存等领域中先进逻辑芯片的持续微型化发展。
DNP 计划在 2025 年 12 月 17 日至 19 日于东京国际展览中心（Tokyo Big Sight）举办的 SEMICON Japan 2025 上展示这一全新模板。
纳米压印技术迈向“1.4nm 级”图形化能力
随着全球对算力需求的持续攀升，更小尺寸、更高性能半导体的研发进程不断加速，这一趋势也推动了基于极紫外（EUV）光刻技术的芯片制造持续演进。
然而，EUV 光刻设备价格高昂、能耗巨大。在曝光过程中不仅需要消耗大量电力，单台设备的采购成本也极其可观。因此，业界一直在寻求能够在降低制造成本的同时，减少环境影响的可行替代方案。
在这一背景下，日本佳能（Canon）在光刻设备市场与 ASML 的竞争中逐渐失利后，过去十余年来持续与包括 DNP 在内的日本半导体产业链合作伙伴携手，推进纳米压印相关技术路线的研发。
什么是 NIL，以及它的重要性
纳米压印光刻与传统的光学投影光刻有着本质区别。它并非通过光学系统投射并缩小图形，而是更类似于高精度印刷工艺——通过物理方式将带有图案的模板直接压印到晶圆表面，形成所需结构。
从理论上看，一次压印即可在指定位置形成复杂的二维或三维图形。这种方式有望简化部分图形化流程，并在某些先进制程中减少对 EUV 的依赖，从而有效降低设备投入和制造成本。
2023 年 10 月，佳能正式发布了基于纳米压印技术的半导体制造设备 FPA-1200NZ2C，并将其定位为一条面向先进制程、成本更低的全新技术路径。
成本与能耗：NIL 的核心优势
根据佳能的介绍，其纳米压印设备可支持 10nm 以下的先进制程，并在特定应用场景中具备实现 5nm 级制造的潜力。与目前已经商用化的 EUV 光刻技术相比，NIL 在产能速度上相对较慢，但在能效和设备成本方面具有显著优势。
佳能此前指出，其纳米压印系统有望将芯片制造过程中的能耗降低约 90%，设备采购成本也可较 EUV 降低约 90%，使 NIL 成为先进制程中极具吸引力的高性价比方案。
不过，EUV 技术已经高度成熟，并拥有完善的产业生态，因此 NIL 在现实竞争中仍面临不小挑战。展望未来，随着制程迈入埃米级时代，高数值孔径（High-NA）EUV 设备将进一步推高制造成本；如果纳米压印技术也能同步推进至相近的图形化能力，其竞争优势将更加凸显。
模板挑战：决定 NIL 能否扩展的关键
对于纳米压印光刻而言，可实现的制程节点高度依赖于压印模板的分辨率和质量。
与光学光刻可以通过缩放投影图形不同，NIL 需要在“主模板—复制模板—工作模板”的链条中进行 1:1 的图形转移。任何一个环节都可能引入缺陷，因此良率、缺陷控制和重复一致性成为核心挑战。
当特征尺寸缩小至 20nm 以下时，模板制造通常需要依赖最先进的多光束电子束写入（MBMW）设备。随着尺寸进一步缩小，制造难度、成本压力以及良率挑战都会显著增加。
DNP 的 10nm NIL 模板是如何实现的
自 2003 年以来，DNP 一直持续投入纳米压印光刻（NIL）模板的研发，通过将刻有电路图案的模板直接压印并转移至基板上，以降低曝光过程中的能耗，并逐步积累了独特的工艺与技术优势。
如今，DNP 表示其已成功实现线宽为 10nm 的 NIL 模板，该水平可视为相当于 1.4nm 制程节点，有望在部分先进逻辑芯片制造流程中替代 EUV，甚至 High-NA EUV，特别适用于对成本控制要求较高的应用场景。
DNP 指出，通过提供这一模板解决方案，可显著拓展客户在半导体制造工艺上的选择空间，从而降低整体制造成本，并减少对环境的影响。
在具体工艺上，DNP 采用了自对准双重图案化（SADP）技术来实现 10nm 线宽的小型化。该技术通过在光刻形成的图案上进行薄膜沉积和蚀刻处理，使图案密度实现倍增，从而达到更高的精细度。
发展路线图：评估进行中，目标 2027 年量产
DNP 表示，目前已与多家半导体制造商及其他客户展开深入沟通，并已启动对 NIL 模板的评估工作，目标是在 2027 年实现量产。
展望未来，DNP 将持续推进纳米压印模板的进一步研发，并强化相关生产体系，以应对不断增长的市场需求。同时，公司也计划在 2030 财年将 NIL 相关业务销售额提升至 40 亿日元，作为其中长期业务增长战略的重要组成部分。
